.
Cúpula do RISC-V A empresa britânica de chips XMOS revelou que seus mais recentes microcontroladores de alto desempenho xcore serão construídos em torno da arquitetura de conjunto de instruções de padrão aberto RISC-V, na esperança de abrir o silício para uma gama mais ampla de projetistas de sistemas embarcados.
Revelado no Cúpula do RISC-V em San Jose, que começa hoje, a quarta geração de chips xcore abandonará a arquitetura proprietária do conjunto de instruções que a empresa usava até agora.
Isso permitirá que a família xcore 400 se beneficie de um ecossistema mais amplo de ferramentas para desenvolvedores, e a empresa também espera atrair um público mais amplo de desenvolvedores e designers.
“Sempre tivemos uma disposição muito positiva em relação ao código aberto, e isso realmente é uma extensão dessa filosofia, se você preferir”, disse o CEO da XMOS, Mark Lippett. Strong The One.
“Portanto, sempre usamos compiladores LLVM e depuradores GDB, por exemplo, mas isso dá aos nossos clientes acesso a um conjunto muito mais rico de ferramentas que podem ou não ter sido desenvolvidas com XMOS e, francamente, esse é um modelo mais eficiente em termos de capital. para nós, porque não precisamos desenvolver essas coisas, pois existem empresas que se concentram apenas nessas tecnologias, e estamos muito felizes em nos beneficiar delas, e achamos que nossos clientes também apreciarão muito isso, ” ele adicionou.
Com sede em Bristol, no oeste da Inglaterra, XMOS é uma empresa de semicondutores fabless, mas na verdade vende os chips diretamente aos clientes, ao contrário da Arm, empresa britânica de chips, que licencia seus projetos para terceiros.
Como microcontroladores, os chips xcore são usados em aplicativos embarcados, fornecendo o poder de computação dentro de uma variedade de dispositivos, desde smart TVs a kits de áudio, dispositivos de rede ou robótica industrial. Ao contrário de alguns, o XMOS projetou seus chips com alto desempenho e implementando funções em software em tempo real, em vez de adicionar módulos de hardware dedicados nos núcleos do processador.
“Estou falando sobre o tipo de flexibilidade que antes só poderia ser fornecida por algo como um FPGA”, disse Lippett. “Assim, enquanto os FPGAs usam células lógicas, nós usamos threads ou, no mundo RISC-V, harts [hardware threads].” Por exemplo, a segunda geração de chips xcore introduziu um Gigabit Ethernet NIC implementado como um módulo de software, nos disse.
“Na quarta geração, daremos suporte aos quatro tipos de ‘pilares principais’ de processamento, se você quiser: processamento de E/S, DSP, IA e controle – e usando qualquer combinação desses quatro, você pode construir sistemas inteiros apenas usando módulos de software”, explicou.
Embora a família xcore 400 execute o conjunto de instruções RISC-V, isso foi efetivamente inserido na arquitetura existente para produzir a nova geração, afirmou Lippett, com algumas pequenas alterações, como aumentar o tamanho do arquivo de registro para o implícito no RISC- instruções V.
“Como o xcore é um processador RISC com extensões, o mapeamento da parte RISC-V foi, talvez, mais fácil do que você imagina. Codificações de instrução precisavam mudar, registrar tamanhos de arquivo, mas essa foi a maior parte do trabalho de implementação”, disse ele .
Nas áreas em que o xcore possui requisitos de instrução exclusivos – a E/S é controlada diretamente por instruções – o XMOS usou a extensibilidade da arquitetura RISC-V para adicionar a sua própria.
Enquanto a arquitetura xcore 400 está sendo revelada no RISC-V Summit hoje, os chips reais provavelmente não serão lançados até o segundo semestre do ano que vem, disse Lippett.
No entanto, ele se recusou a revelar qual fundição está produzindo os chips, alegando confidencialidade, nem com qual nó de processo eles serão fabricados, dizendo apenas que não é um nó de ponta, como 5nm ou 7nm.
Haverá uma família de chips, mas todos baseados em um bloco básico que compreende dois núcleos, cada um com capacidade para oito threads de hardware. Eles podem ser dimensionados adicionando ladrilhos adicionais, vinculados por uma interconexão de alta velocidade, e a interconexão também funciona como uma estrutura entre chips, de modo que “se você ficar sem recursos em um chip, poderá colocar outro chip próximo a ele, junte-o usando a tecnologia de link incorporada ao dispositivo e parecerá um único chip com o dobro de recursos”, disse Lippett.
“Portanto, do ponto de vista do modelo de programação, ele escala muito, muito bem. E, da mesma forma, você não perde o determinismo de tempo, não perde nenhuma dessas coisas das quais dependemos para fornecer as funções que fornecemos”, acrescentou. .
Lippett disse que o xcore 400 “reduzirá ligeiramente a frequência operacional” em comparação com a geração atual e “recomprará o desempenho com inovação arquitetônica”.
Portanto, enquanto a arquitetura atual tem clock de 800MHz e apresenta um pipeline escalar de 256 bits de largura, o xcore 400 “também se concentrará em reduzir a energia para um lugar onde poderia estar em aplicações de bateria e vestíveis e assim por diante”, disse ele.
A XMOS disse que discutirá o xcore 400 e sua adoção da arquitetura RISC-V durante o RISC-V Summit esta semana. ®
.
