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Enquanto o PCIe 5.0 continua ganhando força, a Rambus disponibilizou um Subsistema de Interface PCIe 6.0 para incorporação em hardware de terceiros. É composto por PHY e blocos de controlador, com o PHY também suportando as especificações CXL 3.0 mais recentes.
As especificações do PCIe 6.0 foram lançado pelo consórcio PCI-SIG no início deste ano, mas normalmente leva de 12 a 18 meses para que os produtos cheguem ao mercado, o que significa que os primeiros dispositivos provavelmente serão lançados em 2023.
A Rambus tem como alvo os designers de SoC com o PCIe 6.0 Interface Subsystem, que a empresa afirma ser otimizado para latência, energia e área, e suporta o conjunto completo de recursos do PCIe 6.0.
Esses recursos incluem o dobro da largura de banda sobre PCIe 5.0, com uma taxa de dados brutos de 64GT/s por pista e o uso de codificação de sinal PAM4. Espera-se que ele mostre o maior benefício em aplicativos exigentes com uso intensivo de dados, como computação de alto desempenho (HPC) e AI/ML, permitindo maior largura de banda para hardware, como GPUs e SSDs NVMe.
“O rápido avanço de IA/ML e cargas de trabalho com uso intensivo de dados está impulsionando a evolução contínua das arquiteturas de datacenter que exigem níveis cada vez mais altos de desempenho”, disse Scott Houghton, gerente geral da Rambus para Interface IP.
Dentro do próprio subsistema, o controlador PCIe possui um mecanismo de integridade e criptografia de dados (IDE) dedicado a proteger os links PCIe e os dados que eles carregam, disse Rambus. Enquanto isso, o PHY, ou camada física, tem suporte total para CXL 3.0 para permitir soluções em nível de chip para compartilhamento, expansão e pooling de memória coerente com o cache.
CXL, ou Compute Express Link, baseia-se no padrão PCIe, mas adiciona comutação de várias camadas e malhas baseadas em switch, além de recursos aprimorados de compartilhamento e pool de memória. Combinados, esses três recursos principais permitem novos modelos de uso e maior flexibilidade nas arquiteturas de datacenter, disse Rambus.
Para os engenheiros, o número de problemas de integridade de sinal e integridade de energia rapidamente se torna uma dor de cabeça à medida que as taxas de dados aumentam e, portanto, projetar para operação de 64 GT/s pode ser extremamente difícil. A Rambus afirma que fez todo o trabalho duro com seu Subsistema de Interface, oferecendo aos designers de chips uma solução fácil de integrar que fornece compatibilidade com PCIe 6.0 e CXL 3.0. ®
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